半导体工程师，主修电子信息工程，系统掌握Verilog、Cadence、SPICE等EDA工具，具备从芯片前端设计、仿真验证到后端版图实现的全流程项目执行能力。曾参与FPGA加速器项目，主导时序收敛流程优化，通过调整综合策略与布局约束，将系统最高工作频率提升15%。善于在团队中沟通协作，注重结果复盘与经验沉淀，目标面向四大校招/实习半导体工程师岗位，期望能快速融入技术团队，推动项目落地并持续贡献价值。