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HI简历
数字IC
18800000000hi@hicv.cn应届生上海
个人总结
意向岗位为数字IC设计/验证方向。主修集成电路、微电子与电子信息工程课程，熟悉Verilog与硬件描述语言，掌握数字电路设计、逻辑综合、时序分析与功能验证基本流程。课程项目中完成同步FIFO与UART模块设计，编写测试平台覆盖主要功能点，仿真通过率约95%。参与校级芯片设计竞赛，负责状态机与数据通路编码，完成综合并核对时序报告。
教育经历
示例大学
2023年09月-2027年06月
集成电路、微电子、电子信息工程 本科 本科
示例大学集成电路、微电子、电子信息工程相关专业。修读数字电路、Verilog HDL、计算机组成原理、集成电路设计、时序分析等课程。课程项目完成同步FIFO与UART模块设计，编写测试平台验证读写时序，仿真通过率约95%，并完成逻辑综合与时序检查。
工作经历
示例行业服务公司
2025年03月-2025年06月
数字IC实习生 数字前端项目组
参与某光互连控制模块的RTL辅助开发，负责状态机与FIFO子模块的Verilog编码及仿真用例补充；使用Vivado与ModelSim搭建回归脚本，在实习导师指导下完成波形比对与覆盖率收集；与验证同事协作定位时序违例，整理综合报告与问题清单。在实验室仿真环境下，子模块功能覆盖率由72%提升至89%，回归用例通过率稳定在95%以上，相关文档沉淀为组内新人参考。
项目经历
课程项目：8位RISC处理器核设计
2024年09月-2025年01月
小组负责人
在《数字集成电路设计》课程中，组织3人小组完成8位RISC处理器核的RTL设计与仿真验证；采用Verilog实现取指、译码与ALU模块，用ModelSim搭建测试平台并编写汇编测试程序；与组员分工完成模块联调与综合脚本。在课程规定仿真环境下，核心指令集用例全部通过，综合后关键路径延迟较初版降低约15%，项目获课程优秀设计。
竞赛项目：低功耗FIFO控制器设计
2023年10月-2024年05月
个人参赛者
参加校级集成电路设计竞赛，独立完成异步FIFO控制器的Verilog实现与验证；使用格雷码指针与双触发器同步降低亚稳态风险，通过Vivado进行综合与功耗估算，并撰写设计报告；与竞赛指导老师讨论时序约束方案。在竞赛统一测试环境下，读写指针同步逻辑功能正确，功耗估算较同步方案下降约12%，获校级二等奖。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
作为芯片设计兴趣小组核心成员，负责组织Verilog编码规范讨论与仿真结果复盘，协调项目进度并整理技术文档。协助筹备校级芯片设计竞赛报名与材料汇总，跟进小组任务节点，推动项目按计划完成综合与验证，所在小组获评年度优秀科技社团。
荣誉奖项
校级集成电路设计竞赛二等奖
课程实践项目优秀成果
校级优秀学生
其他
- 技能: 熟悉Verilog HDL与数字电路设计基础，能完成同步FIFO、UART等模块的RTL编码与仿真；掌握ModelSim、Vivado工具链，可独立编写测试平台并分析波形。; 掌握逻辑综合与时序分析基本流程，能使用Vivado完成综合、功耗估算与简单时序约束；了解亚稳态、跨时钟域同步等数字IC设计常见问题及处理方法。; 熟悉数字IC功能验证方法，能搭建定向测试用例并收集覆盖率；具备C语言与脚本基础，可协助完成回归测试与问题定位，输出设计报告与问题清单。
- 证书: CET-6
- 语言: 大学英语四级，可阅读数字IC英文技术文档与工具手册。
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