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HI简历
18800000000hi@hicv.cn
应届生成都市数字后端工程师
个人总结
意向数字后端工程师岗位，集成电路专业本科应届生。熟悉数字后端设计流程，在课程项目中使用Innovus完成模块级P&R与布线后时序修复，用PrimeTime进行STA分析并定位建立时间违例。具备数字电路与半导体物理基础，参与过校级芯片设计竞赛并完成流片前验证报告，关注先进工艺下的物理设计问题。
教育经历
示例大学
2023年09月-2027年06月
集成电路、微电子、电子科学与技术、计算机 本科 本科
主修集成电路设计、微电子器件物理、数字电路与Verilog HDL等课程。课程项目完成32位加法器综合与版图实现，输出时序报告与面积功耗对比，熟悉从RTL到GDSII的基本流程。
工作经历
示例行业服务公司
2025年03月-2025年06月
数字后端工程师实习生 数字后端业务项目组
在示例行业服务公司的数字后端项目组实习，协助工程师完成模块级布局布线流程的脚本准备与日志整理：用Tcl脚本批量跑Innovus的place与CTS阶段，收集时序报告；在导师指导下用PrimeTime对两个子模块做STA检查，记录setup/hold违例并整理成清单；与前端设计、验证同事同步接口时序约束，参与周会复盘。测试环境为实习项目内部测试用例，非量产流片，个人仅承担辅助执行与文档沉淀。
项目经历
基于开源工艺的数字模块P&R与STA课程项目
2024年09月-2025年01月
课程项目小组负责人
在集成电路设计课程中，以开源工艺库搭建一个小型数字模块，目标走通从综合网表到GDS的布局布线流程并完成时序收敛。我负责用Innovus做floorplan、place、CTS与route，用PrimeTime做STA并分析关键路径；与组内两名同学分别对接综合与验证结果。在课程实验环境下，模块频率达到约200MHz，setup违例由初版37条降至0条，报告与脚本已提交课程验收。
校园芯片设计竞赛：低功耗数字后端优化个人项目
2023年10月-2024年05月
个人参赛者
参加校内芯片设计竞赛，个人项目聚焦低功耗数字后端优化。背景是给定RTL与约束，要求在有限面积内降低动态功耗。我使用ICC2完成P&R，结合时钟门控与多阈值单元替换，并用PrimeTime-PX对比优化前后功耗；与竞赛导师讨论约束设置。在竞赛统一测试用例与相同工艺角下，动态功耗较基线下降约12%，面积增加控制在3%以内，最终提交设计报告与答辩。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任学院集成电路兴趣小组组长，组织EDA工具入门分享与项目进度协调，负责整理STA与P&R学习资料，推动小组完成两次课程项目联合评审。同时牵头搭建数字后端流程学习路线，邀请学长讲解Innovus布局布线实操，累计服务组员二十余人。
荣誉奖项
校级芯片设计竞赛二等奖
课程实践项目优秀成果
其他
- 技能: 熟悉数字后端设计流程，掌握Innovus与ICC2的布局布线操作，能完成模块级floorplan、place、CTS与route；了解PrimeTime静态时序分析，可定位建立与保持时间违例。; 掌握Tcl脚本编写，能批量执行P&R阶段任务并整理日志；具备数字电路与半导体物理基础，理解时序约束与低功耗优化方法。; 熟悉Linux环境与版本管理工具，能使用Git协作并输出规范报告。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读英文技术文档与EDA工具手册；普通话：二级甲等。
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