在微电子专业课程设计中独立完成UART收发控制器的RTL设计与验证：负责波特率发生器、收发状态机与异步FIFO缓冲的Verilog编码，使用ModelSim搭建自检Testbench，覆盖正常收发、奇偶校验错误与帧错误等场景。仿真中在115200bps配置下连续收发1000字节无丢包，综合报告显示资源占用与同类参考设计相当；该项目为课程仿真环境成果，未进行上板流片，但完整走通了从规格到验证的芯片前端流程。

在校园芯片设计竞赛中带领3人小组完成SPI主从接口的模块级验证实验：我负责划分验证点、编写SystemVerilog激励与断言，队友负责RTL修改与覆盖率收集。在VCS环境中将功能覆盖率从约65%提升至95%以上，并输出验证报告与可复现脚本。该成果为竞赛实验环境下的模块级验证，不涉及生产部署，但让我熟悉了覆盖率驱动验证与回归测试的完整闭环。