参与显示驱动类IP的模块级验证，在导师指导下基于UVM搭建可复用验证环境，编写并调试SystemVerilog测试用例，覆盖寄存器配置与数据通路场景。使用VCS与Verdi进行仿真和波形分析，协助定位时序与状态机缺陷，记录复现步骤并同步设计人员Debug。参与每周验证评审，整理覆盖率报告与用例清单，协助补充定向用例。实习期间提交的缺陷记录均经导师复核，验证文档被纳入组内模板参考。