在数字前端设计组实习期间，参与处理器子系统模块的RTL代码整理与功能仿真。协助工程师搭建基于SystemVerilog的模块级测试平台，完成用例回归与覆盖率统计，在VCS仿真环境下定位并修复若干时序违例与信号竞争问题。与验证、后端同事协作完成接口文档对齐与综合脚本维护，输出模块设计说明与问题追踪表。实习期间参与代码评审6次，协助将模块级回归用例通过率从82%提升至96%，相关脚本被纳入组内参考流程。