协助团队完成高速数据采集链路的FPGA逻辑开发与板级调试。负责将接口时序需求拆解为可综合的Verilog模块，编写testbench并在Vivado仿真环境中验证收发时序；配合硬件工程师在实验室用示波器与逻辑分析仪定位信号完整性问题，记录调试日志。参与每周代码评审，整理时序约束与问题定位文档，供组内复用。实习期间协助完成两个子模块的仿真验证，仿真用例覆盖率达到团队设定目标，问题定位平均耗时缩短约20%（基于组内调试记录统计）。