参与一款RISC-V小核外设模块的验证工作：阅读设计规格，协助资深工程师拆分验证需求，用SystemVerilog/UVM搭建并维护模块级测试平台，编写随机与定向用例，在仿真环境中跟踪功能覆盖率与代码覆盖率收敛。与设计、后端同事同步缺陷复现波形，协助定位时序与协议边界问题，并用Python脚本整理回归结果与覆盖率日报。实习期内协助完成多轮回归，用例通过率在团队回归环境中稳定提升，缺陷单均附可复现步骤与波形说明。