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HI简历
18800000000hi@hicv.cn
应届生珠海市数字前端设计工程师
个人总结
意向岗位为数字前端设计工程师，微电子科学与工程专业2027届本科。熟悉Verilog/SystemVerilog RTL编码与仿真验证，使用VCS、Verdi完成模块级功能验证，通过Design Compiler做逻辑综合并借助PrimeTime检查时序。课程项目中完成流水线加法器与FIFO设计，参与FPGA原型搭建与上板调试，关注面积、功耗与关键路径的折中取舍。
教育经历
示例大学
2023年09月-2027年06月
微电子科学与工程、集成电路设计与集成系统、电子信息工程 本科 本科
主修数字电路设计、集成电路设计基础、计算机组成原理、半导体器件与硬件描述语言等课程。课程项目完成同步FIFO与简单RISC流水线模块的RTL实现，编写测试平台完成仿真验证，并输出综合报告与关键路径分析文档。
工作经历
示例行业服务公司
2025年03月-2025年06月
数字前端设计实习生 数字芯片项目组
参与某边缘AI加速模块的前端设计辅助工作，负责子模块RTL代码编写与自测平台搭建，用Verilog/SystemVerilog配合VCS仿真、Verdi调试定位时序与功能问题；与设计、验证同事对齐接口协议和寄存器文档，协助整理综合脚本与约束文件。实习期内完成3个功能子模块的代码与回归用例，在组内评审中一次通过率达80%，并将调试记录沉淀为可复用的自测清单。
项目经历
基于RISC-V的轻量卷积加速器设计
2024年09月-2025年01月
课程项目负责人
课程综合项目中负责整体架构拆分与MAC阵列RTL实现，使用Verilog完成数据通路与控制状态机，用Vivado在示例FPGA开发板上完成原型验证；与两名组员分工完成存储接口与测试激励，对照Python参考模型逐层比对。在100MHz时钟约束下综合后时序收敛，测试集为课程给定的8组小规模卷积样本，结果与参考模型输出逐位一致。
异步FIFO与跨时钟域模块设计验证
2023年10月-2024年05月
个人项目成员
个人项目中针对跨时钟域场景设计异步FIFO，采用格雷码指针与两级同步器降低亚稳态风险，用SystemVerilog编写定向与随机测试平台，并通过VCS仿真和Design Compiler做逻辑综合与静态时序分析。在示例工艺库与50-150MHz双时钟设定下，随机回归500组读写样本无数据丢失，综合报告显示建立时间违例为0，整理成设计说明文档。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任学院集成电路设计兴趣小组技术负责人，主导数字前端方向的项目排期与资料整理，牵头组织组内RTL代码评审并搭建统一的仿真验证环境；在课程设计小组中协调模块划分与接口时序约定，汇总综合与时序问题清单，推动团队按期完成联调与答辩材料准备。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog/SystemVerilog RTL编码，能完成数据通路与控制状态机设计，并使用VCS、Verdi进行模块级仿真与调试。; 掌握逻辑综合与时序分析基本流程，能编写约束文件，使用Design Compiler与PrimeTime检查时序违例并定位关键路径。; 熟悉FPGA原型验证与跨时钟域处理方法，能搭建定向与随机测试平台，结合参考模型完成结果比对。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读芯片设计相关英文技术文档与论文；普通话：母语。
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