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HI简历
18800000000hi@hicv.cn
应届生成都市IC设计工程师
个人总结
意向岗位为IC设计工程师，微电子科学与工程专业背景，系统学习数字与模拟电路、半导体器件等课程。熟悉Verilog与EDA工具使用，能完成电路设计、仿真与功能验证，在课程项目中参与过MCU模块设计与DDIC驱动逻辑验证，关注时序收敛与功耗表现。希望面向利普芯2027届校招IC设计方向投递，在成都等城市从事集成电路设计工作。
教育经历
示例大学
2023年09月-2027年06月
微电子科学与工程、集成电路设计与集成系统、电子信息工程 本科 本科
主修集成电路设计与集成系统相关课程，包括数字集成电路、模拟CMOS电路、半导体物理与Verilog HDL设计。课程项目完成PMIC基准源电路仿真与MCU外设模块RTL设计，输出电路图、仿真报告与验证用例，并通过EDA工具完成综合与时序检查。
工作经历
示例集成电路设计服务公司
2025年03月-2025年06月
IC设计工程师实习生 模拟电路设计组
参与一款低压差线性稳压器（LDO）模块的辅助设计，负责整理电源抑制比与负载调整率的指标需求，用Cadence Virtuoso搭建原理图并配合Spectre做直流、交流与瞬态仿真；协助资深工程师完成工艺角与温度扫描，记录异常波形并整理成问题清单。与版图工程师对接匹配与寄生参数反馈，参与每周设计评审并撰写仿真记录文档。实习期内协助完成3轮参数迭代，在TT/FF/SS工艺角下仿真结果均满足组内设定的指标区间（基于内部仿真环境，非流片数据）。
项目经历
课程项目：基于Verilog的8位MCU核设计与FPGA验证
2024年09月-2025年01月
小组负责人
作为《数字集成电路设计》课程项目负责人，带领4人小组完成简化指令集MCU核的RTL设计与验证：拆解取指、译码、执行模块任务，用Verilog编写核心逻辑，基于Vivado在示例FPGA开发板上做综合与上板测试，并用ModelSim搭建测试平台覆盖12条指令。与组员分工完成时序约束与代码评审，最终在50MHz时钟约束下综合通过，测试用例通过率约90%（基于课程测试集统计），提交设计报告与答辩演示。
个人项目：LED显示驱动恒流源电路仿真与版图练习
2023年10月-2024年05月
个人开发者
围绕显示驱动方向自选课题，用Cadence Virtuoso设计一个多通道恒流源单元，目标为输出电流匹配度与压降裕量；通过DC与Monte Carlo仿真分析电流镜失配，对比不同沟道长度下的偏差表现，并完成简易版图布局与DRC/LVS检查。过程中查阅DDIC相关文献并与导师讨论偏置方案，最终在仿真环境下通道间电流偏差控制在约2%以内（基于100次Monte Carlo样本），形成设计说明与仿真报告。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
在校电子设计协会担任技术组骨干，参与模拟与数字电路课程项目的协调推进，负责小组任务拆分、进度跟进与EDA工具使用规范整理；组织每周技术讨论，汇总仿真与验证记录并形成可复用文档；协助筹备校内集成电路设计分享活动，对接场地与演示材料，沉淀项目复盘清单。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog HDL与数字电路设计流程，能完成RTL编写、功能仿真与FPGA上板验证；掌握Vivado、ModelSim等工具的基本操作。; 掌握Cadence Virtuoso与Spectre进行模拟电路原理图设计、直流/交流/瞬态仿真及工艺角分析；了解版图DRC/LVS检查流程。; 熟悉MCU、DDIC、PMIC等芯片方向的基础知识，具备电路指标拆解、测试平台搭建与仿真结果分析能力。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读集成电路英文技术文档与器件手册；普通话：母语。
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