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HI简历
芯片研发类
18800000000hi@hicv.cn应届生西安
个人总结
意向芯片研发类岗位，微电子与集成电路专业背景，熟悉CMOS器件原理与模拟电路基础，能使用Cadence Virtuoso进行电路设计与仿真，完成过两级运放和带隙基准的课程项目，具备版图基础与DRC/LVS验证经验。参与过校级集成电路设计竞赛并完成流片前仿真报告，注重设计文档与结果复盘，希望在西安从事芯片研发相关工作。
教育经历
示例大学
2023年09月-2027年06月
微电子、集成电路、电子信息、电子科学与技术 本科 本科
主修半导体物理、模拟集成电路设计、数字集成电路设计、集成电路版图设计等课程。课程项目中完成两级运算放大器设计与仿真，指标满足增益与相位裕度要求；另参与数字模块前端设计，使用Verilog完成功能验证并撰写设计报告。
工作经历
示例芯片设计服务公司
2025年03月-2025年06月
芯片研发类实习生 模拟电路研发组
在模拟电路研发组协助工程师做LDO与基准源模块的仿真验证：整理工艺库与测试用例，用Cadence Virtuoso/ADE跑直流、瞬态与PVT扫描，记录异常波形并汇总成问题清单；参与周会同步进度、跟进版图工程师反馈，协助整理仿真报告与设计检查文档。实习期内累计完成约30组仿真用例的复跑与记录，问题清单被组内用于后续评审，仿真结论均基于组内提供的测试平台与工艺角设定。
项目经历
课程项目：两级运放设计与仿真
2024年09月-2025年01月
课程项目负责人
在模拟集成电路课程项目中负责两级CMOS运放设计：完成手工计算与增益、相位裕度指标拆解，用Cadence搭建原理图并做直流、交流与瞬态仿真，根据结果调整偏置与补偿电容；组织三人小组分工版图绘制与文档撰写，在课程给定的0.18μm工艺库与TT/FF/SS工艺角下，开环增益约60dB、相位裕度约65°，按期提交报告与答辩。
竞赛项目：电源管理模块版图实践
2023年10月-2024年05月
版图与验证成员
在校园集成电路设计竞赛中负责电源管理模块的版图实现与后仿准备：依据原理图完成布局布线，处理衬底接触与电源地走线，用DRC/LVS工具检查并逐条修正违规；与队友同步电路修改并更新版图，在竞赛提供的工艺库与评审脚本下通过DRC/LVS检查，完成版图截图与验证记录，支撑小组提交完整设计文档。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
在校电子设计协会担任技术组骨干，参与技术分享活动的组织与排期，协调场地与设备并整理活动记录；在课程项目中担任小组联络人，跟进分工与进度，汇总仿真结果并形成汇报材料，推动项目按节点交付，锻炼了跨组沟通与技术文档整理能力。
荣誉奖项
校级集成电路设计竞赛优秀成果
课程实践项目优秀成果
其他
- 技能: 熟悉CMOS器件原理与模拟电路基础，能使用Cadence Virtuoso完成运放、基准源等模块的原理图搭建与直流、交流、瞬态仿真。; 掌握版图布局布线基本流程，能依据原理图完成DRC/LVS检查并逐条修正违规，具备PVT扫描与仿真报告整理经验。; 熟悉微电子与集成电路专业课程知识，能完成工艺库与测试用例整理、异常波形记录和设计检查文档输出。
- 证书: CET-6
- 语言: 英语CET-6，可阅读集成电路相关英文教材与技术文档；普通话标准。
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