在《计算机组成原理》课程项目中，负责五级流水线处理器核心的RTL实现与验证。我完成取指到写回的数据通路和冒险控制逻辑，用Verilog编写模块，并基于Verilator搭建自检测试平台，覆盖算术、访存与分支指令。与两位组员分工完成模块联调，在课程提供的仿真环境中运行约80条定向指令，修正2处数据冒险问题，最终通过课程验收。

作为个人项目，围绕SRAM控制器设计搭建软硬件协同验证流程，目标是理解EDA验证与软件驱动之间的接口。我用SystemVerilog编写控制器RTL，配合Python脚本生成读写激励，并在开源仿真环境中比对参考模型输出；同时编写简化驱动验证寄存器访问时序。在自建样本集上完成约200次随机读写比对，定位1处边界地址处理问题并修正，整理成验证记录文档。