意向岗位为ASIC验证工程师，电子相关专业硕士在读。熟悉Verilog与SystemVerilog，能使用SVA编写断言，了解UVM验证方法学与CDV/MDV流程。在课程项目中参与模块验证方案制定与Feature提取，搭建UVM环境、编写用例并开发覆盖率模型，借助VCS仿真与Verdi调试定位问题，配合完成回归与后仿真准备，日常在Linux下用Makefile和Python脚本提升效率。