协助组内工程师完成时钟缓冲器模块的电路整理与仿真验证：在Cadence Virtuoso中搭建并复用测试平台，用Spectre对相位噪声、功耗和电源抑制比做多工艺角扫描，整理成对比表格供组内评审；参与版图前仿真问题定位，记录偏差原因并更新设计文档。与模拟工程师和版图工程师对接接口约束，按周同步进展。实习期内协助完成3个模块的仿真回归，单次回归耗时由约2小时缩短到1小时左右（基于组内服务器同一测试集测量），问题清单闭环率约八成。