在数字前端设计组协助模块级RTL开发与验证：根据需求文档拆解子模块功能，用Verilog编写并维护计数器、状态机等逻辑，配合导师完成仿真用例补充与波形调试；使用Vivado与Design Compiler做小规模综合和时序报告整理，记录关键路径与违例项并反馈给设计负责人。实习期间参与组内评审与文档沉淀，整理模块接口说明和调试记录，在导师复核下完成3次版本迭代的回归检查，熟悉了从编码到综合的基本流程。