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AI简历就选HI简历下载无水印
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HI简历
18800000000hi@hicv.cn
应届生杭州市芯片设计与验证方向
个人总结
意向岗位为芯片设计与验证方向。主修微电子科学与工程相关课程,熟悉Verilog/SystemVerilog RTL编码与UVM验证环境搭建,能使用VCS、Verdi等EDA工具完成仿真调试与覆盖率分析。课程项目中独立完成算术运算模块设计与测试平台搭建,通过定向与随机用例定位并修复时序与功能缺陷,对AI推理GPU中矩阵计算与数据通路架构有初步理解,习惯用波形与日志逐层排查问题。
教育经历
示例大学
2023年09月-2027年06月
微电子科学与工程、集成电路设计与集成系统、电子信息工程、计算机科学与技术 本科 本科
示例大学微电子科学与工程专业本科,修读数字集成电路设计、计算机组成原理、Verilog硬件描述语言、集成电路验证方法学等课程。课程项目完成8位ALU与简易流水线CPU的RTL设计与功能验证,输出测试用例集与覆盖率报告,并整理设计文档与问题记录。
工作经历
示例芯片设计服务公司
2025年03月-2025年06月
芯片设计与验证方向实习生 数字前端验证组
参与某推理加速器模块的验证工作:在导师指导下梳理功能点并搭建基于SystemVerilog/UVM的测试环境,编写定向与随机用例,使用VCS与覆盖率工具定位并复现缺陷;与设计、验证同事每日同步问题单,协助维护回归脚本与验证文档。实习期内用例通过率在组内回归环境中由约82%提升至95%,覆盖率报告口径为模块级仿真回归,缺陷均提交评审后由正式工程师确认修复。
项目经历
课程项目:面向推理的矩阵乘加单元RTL设计与验证
2024年09月-2025年01月
设计验证负责人
课程《数字集成电路设计》项目,4人小组。我负责PE阵列与累加通路的Verilog RTL实现,并搭建自检测试平台验证边界与溢出场景;与组员分工完成综合与时序检查,使用Vivado与VCS在100MHz约束下评估资源与功耗。最终在课程统一测试向量集上功能通过率100%,LUT占用较初版降低约18%,报告与答辩获课程组优秀评级。
个人项目:轻量AI推理GPU访存路径行为模型
2023年10月-2024年05月
独立开发者
个人学习项目,用SystemC搭建简化访存子系统行为模型,模拟多bank并行读写与仲裁策略,对比固定优先级和轮询两种调度在自造trace(约5万条请求)下的平均延迟;用Python脚本统计结果并输出可视化报告。发现轮询策略在高冲突场景下尾延迟更稳定,形成约10页分析文档,加深了对GPU存储层次与带宽瓶颈的理解。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任学院电子设计兴趣小组项目协调人,负责拆分模块任务、维护版本记录并组织每周进度同步;与三名同学合作完成FPGA课程设计,统一接口约定与联调流程,遇到分歧时以波形和测试结果为依据推动结论落地,最终设计通过板级验证并在组内分享经验。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog/SystemVerilog RTL编码,能完成算术运算模块与数据通路设计,并使用VCS、Verdi进行仿真调试与波形分析。; 掌握UVM验证方法学,能搭建测试平台、编写定向与随机用例,并通过覆盖率工具完成覆盖率收敛分析。; 熟悉Vivado等EDA工具的综合与时序检查流程,能评估资源占用与时钟约束下的设计表现。
- 证书: CET-6
- 语言: 英语:CET-6,可阅读芯片设计相关英文技术文档与工具手册;普通话:母语。
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