课程《数字电路与逻辑设计》综合项目，目标是在FPGA开发板上实现采样数据滤波与显示。我负责需求拆解与模块划分，用Verilog实现串并转换、乘累加与七段数码管驱动，在Vivado中完成综合与时序约束，用ModelSim做功能仿真并与同组同学联调板级验证。最终在50MHz时钟下完成功能演示，仿真用例全部通过，资源占用较初版方案降低约15%（同一器件与综合策略下对比）。

个人自学项目，围绕跨时钟域数据传输设计异步FIFO。我独立完成格雷码指针、双端口存储与同步器结构设计，用Verilog编码并搭建自检测试平台，在ModelSim中覆盖空满标志、读写冲突等场景；随后用综合工具查看关键路径，结合时序报告调整约束并记录建立/保持裕量。最终在仿真中实现连续读写无丢数，整理出一份跨时钟域设计问题清单与改进说明，作为后续课程设计参考。