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求职者
13800000000candidate@example.com
微电子科学与工程方向求职者北京市DFT工程师
个人总结
我是微电子科学与工程专业2026届本科生,专业课程涵盖数字电路、半导体物理与集成电路设计基础。熟悉Verilog和Tcl脚本,了解扫描链插入、ATPG与边界扫描基本流程。曾在某公司担任DFT实习生,协助完成模块网表检查和覆盖率统计;课程项目中负责测试向量生成与结果比对。做事细致,愿意从基础流程做起,逐步积累可测性设计经验。
教育经历
示例科技大学
2022年09月-2026年06月
微电子科学与工程 本科 本科
示例科技大学微电子科学与工程专业本科,2022年9月至2026年6月。主修数字电路、模拟电路、半导体器件物理、集成电路设计基础、Verilog硬件描述语言等课程,完成扫描链可测性设计课程项目。
工作经历
某集成电路设计公司
2025年03月-2025年06月
DFT实习生 数字前端设计部
参与扫描链插入前的网表规则检查,协助整理时钟与复位约束清单,使用Tcl脚本批量核对端口连接。在Linux环境下用Perl脚本汇总ATPG日志,统计故障列表并标注异常项,交由导师复核。与前端设计同事确认测试模式下的时序路径,向验证同事同步仿真结果。实习期内协助完成2个模块的扫描链连通性检查与覆盖率数据记录,未参与正式流片,输出检查记录供团队归档。
项目经历
基于扫描链的时序电路可测性设计课程项目
2024年09月-2025年01月
小组负责人
组织3人小组完成给定时序电路的扫描链结构搭建,使用Verilog将普通触发器替换为可扫描触发器,在ModelSim中仿真验证移位与捕获功能。负责测试向量生成与结果比对,与组员核对时序约束和扫描使能信号。在课程指定仿真环境下,故障覆盖率由约62%提升至88%,报告获课程评分良好。整理扫描链顺序调整记录与DFT检查清单,供小组后续复用。
小型ALU模块DFT流程练习
2023年10月-2024年05月
独立完成
为练习DFT基础流程,对自写8位ALU模块执行扫描插入与ATPG,使用TetraMAX生成测试向量。在Linux下用Shell脚本批量运行并统计覆盖率,对照手册排查不可测故障,用Tcl脚本自动化扫描链插入与向量生成步骤。在本地仿真环境中,覆盖率从初始的70%提升至约93%,整理成流程笔记,未涉及生产环境。记录脚本参数与日志路径,便于复现。
社团和组织经历
校内学生组织
2023年09月-2024年06月
学生组织成员 活动组
在校期间加入学院电子设计兴趣社团,参与每周技术分享与焊接练习;担任班级学习委员,协助整理课程资料并组织期末复习小组,配合辅导员完成日常通知与考勤记录。
荣誉奖项
校级课程设计优秀奖(可测性设计方向)
院级三好学生
其他
- 技能: 熟悉数字电路与可测性设计基础,掌握Verilog、Tcl及Shell脚本编写,了解扫描链插入、ATPG与边界扫描等流程; 能使用TetraMAX生成测试向量并统计覆盖率,在Linux环境下用Perl脚本整理故障列表与核对日志,具备文档撰写与跨组沟通经验
- 证书: 全国计算机等级考试二级(C语言)
- 语言: 大学英语四级(CET-4),能阅读英文技术手册与EDA工具文档;普通话二级甲等。
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