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HI简历
集成电路设计工程师
18800000000hi@hicv.cn应届生惠州市
个人总结
意向岗位为集成电路设计工程师，微电子科学与工程专业，熟悉Verilog/SystemVerilog与数字逻辑设计流程。在功能模块方案设计、RTL编码及功能验证方面有课程项目实践，能独立完成模块级仿真与波形调试，并撰写设计报告和性能分析文档。关注芯片从定义到流片的完整环节，希望加入六岳微2026校招，在惠州从事集成电路设计工作。
教育经历
示例大学
2022年09月-2026年06月
微电子科学与工程、集成电路设计与集成系统、电子科学与技术 本科 本科
示例大学微电子科学与工程专业，主修数字集成电路设计、Verilog HDL、计算机组成原理、半导体物理等课程。课程项目中完成SPI主机控制器的RTL设计与功能验证，输出设计报告和时序分析文档，并通过仿真确认功能正确性。
工作经历
示例行业服务公司
2025年03月-2025年06月
集成电路设计工程师实习生 业务项目组
协助数字功能模块的RTL编码与仿真验证，参与需求拆解、测试用例整理和回归记录；使用Verilog/SystemVerilog、VCS和Python脚本，与设计、验证及系统同事协作；完成模块级功能检查与覆盖率数据整理，输出设计说明和问题跟踪文档。在导师指导下参与代码审查和调试分析，实习期间协助定位并复现若干功能缺陷，所整理报告用于内部评审。
项目经历
课程项目：RISC-V简易处理器功能模块设计与验证
2024年09月-2025年01月
项目成员
课程项目中负责取指与译码模块的RTL设计和功能验证，明确模块接口、状态机及异常处理需求；使用Verilog、SystemVerilog和Vivado仿真环境，与同组同学分工完成测试用例和波形调试；在FPGA原型上以50MHz时钟运行，覆盖基础指令流和边界场景，仿真通过率由初版约70%提升至95%以上，并撰写模块设计报告和性能分析文档。
个人项目：基于Verilog的SPI主控模块设计与仿真
2023年10月-2024年05月
个人开发者
个人项目中设计SPI主控模块，支持可配置时钟分频和四种传输模式，用于连接外部传感器模型；使用Verilog、ModelSim和Python脚本搭建自检查仿真环境，围绕时序参数和异常响应编写定向与随机测试；在100MHz仿真时钟下完成回归，功能覆盖率约90%，整理设计说明和验证报告，并复盘时序收敛与代码可读性问题。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
在校电子设计协会参与技术分享活动的组织与协调，负责活动排期和资料整理。在课程项目中担任模块设计负责人，协调组内RTL编码、验证与文档撰写分工，定期同步进度并汇总问题，确保项目按计划推进。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog/SystemVerilog RTL编码与数字逻辑设计流程，能完成功能模块方案设计、接口定义与状态机实现。; 掌握VCS、Vivado等仿真工具，能搭建模块级测试环境，完成功能验证、波形调试与覆盖率数据整理。; 熟悉Python脚本与版本管理工具，能辅助回归测试与设计文档撰写，输出设计报告和性能分析文档。
- 证书: CET-6
- 语言: 英语CET-4，能阅读英文芯片手册与协议文档；普通话二级甲等。
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