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求职者
联系方式
13800000000
candidate@example.com
求职意向
微电子科学与工程方向求职者
北京市
芯片设计工程师
个人总结
示例科技大学微电子科学与工程专业2026届本科生，系统学习数字集成电路设计、Verilog HDL与FPGA系统设计等课程。在某公司数字前端设计组实习三个月，协助SPI从机模块RTL开发与仿真验证，参与代码评审和文档整理。课程项目中负责流水线处理器取指译码模块，能使用Vivado、ModelSim等工具完成模块级设计与调试。
教育经历
示例科技大学
2022年09月-2026年06月
微电子科学与工程 本科 本科
示例科技大学微电子科学与工程专业本科，2022年9月至2026年6月。主修数字集成电路设计、半导体物理、Verilog HDL与FPGA系统设计、模拟集成电路基础等课程，完成数字前端设计相关课程项目。
工作经历
某集成电路设计公司
2025年03月-2025年06月
芯片设计实习生 数字前端设计部
参与数字前端RTL模块开发与验证，协助完成UART收发模块的Verilog编码，使用ModelSim搭建测试平台并编写定向测试用例。与验证工程师协作定位状态机跳转和跨时钟域同步问题，参与代码评审并整理设计文档。协助修复2处功能缺陷，模块回归测试通过率由85%提升至94%，相关调试记录已归档为组内参考。
项目经历
基于FPGA的简易RISC-V处理器设计
2024年09月-2025年01月
课程项目负责人
作为微电子课程设计负责人，组织3人小组用Verilog实现三级流水线RISC-V处理器，负责取指与译码模块设计，使用Vivado完成综合并下载至FPGA开发板。通过对比指令集仿真与板级运行结果，定位并修复数据冒险问题。在40MHz时钟约束下，指令执行效率较单周期版本提升约1.8倍，项目通过课程验收。
低功耗SRAM存内计算单元仿真
2023年10月-2024年05月
课程项目成员
参与低功耗存内计算单元课程项目，基于180nm工艺库设计6T SRAM存储单元，使用Cadence Virtuoso搭建原理图并完成蒙特卡洛仿真。负责位线电压摆幅与读写裕度分析，在1.2V供电下，单次乘累加操作能耗较传统方案降低约15%，仿真样本为500次蒙特卡洛运行。撰写仿真报告并分析工艺角对稳定性的影响。
社团和组织经历
校内学生组织
2023年09月-2024年06月
学生组织成员 活动组
校电子设计协会成员，参与组织校内FPGA入门培训与电子设计竞赛经验分享会，协助整理培训资料和实验板借用登记，累计服务约80名同学。
荣誉奖项
校级课程设计优秀奖（流水线加法器与SPI接口模块设计）
院级学科竞赛三等奖（FPGA数字系统设计）
其他
- 技能: 掌握Verilog HDL与数字电路基础，能完成模块级RTL设计、功能仿真与综合，熟悉Vivado、ModelSim等工具的基本使用; 了解SPI、UART等常用接口协议，具备时序约束、面积功耗初步权衡意识，能配合验证人员定位功能缺陷并整理设计文档
- 证书: 全国计算机等级考试二级（C语言）
- 语言: 大学英语六级（CET-6），能阅读英文芯片设计文档与工具手册，具备基本英文技术交流能力。
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