参与某AIoT边缘芯片模块的前端设计辅助工作：在导师指导下用Verilog完成子模块RTL编码与代码规范自查，基于SystemVerilog搭建定向测试用例并跑VCS功能仿真，配合综合脚本做小规模逻辑综合与初步时序检查。与验证、后端同事同步接口时序与约束信息，整理问题定位记录和设计文档。实习期内协助修复仿真中发现的信号握手与复位问题，回归用例通过率在组内测试环境中由约80%提升至95%以上。