发布于 2026-10-201011人使用
烨知心科技数字前端设计工程师投递简历模板
面向烨知心科技校招的数字前端设计工程师方向，重点展示数字电路设计、Verilog/SystemVerilog、逻辑综合、时序分析。经历与成果为示例，请替换为本人真实信息；不代表企业官方模板。
模板亮点
- 以Verilog完成模块RTL编码并通过功能仿真验证
- 使用逻辑综合工具完成约束编写与时序收敛优化
- 在课程项目中定位时序违例并迭代改进设计
- 熟悉数字前端流程，能与验证同学协作排查问题
适用人群
适合微电子科学与工程、集成电路设计与集成系统、电子信息工程等专业，意向投递烨知心科技数字前端设计工程师的2027届本科及以上应届生，具备RTL编码、功能仿真与逻辑综合课程项目基础，希望在上海从事数字前端设计工作。包含模块教育背景实习经历项目经历专业技能荣誉证书
包含模块
教育背景实习经历项目经历专业技能荣誉证书
#设计简历模板#校招
