协助组内数字前端流程：参与SRAM存算宏单元行为模型的行为级建模与仿真脚本整理，用Verilog/SystemVerilog与Python搭建小规模测试激励，配合设计工程师完成功能自测与波形核对；参与低功耗方案资料收集，整理时钟门控与电源域划分对比表供组内评审；每周同步进度并沉淀仿真记录文档。实习期内协助完成3轮回归测试，在组内仿真环境（约20个用例）中定位并复现2处时序配置问题，均提交工程师复核修正。