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求职者
FPGA工程师
13800000000candidate@example.com
电子信息工程方向求职者北京市
个人总结
电子信息工程专业2026届本科生，熟悉Verilog RTL设计、Testbench搭建与Vivado、ModelSim工具链。在课程项目中负责FPGA数据通路与接口逻辑，在三个月实习中协助完成模块仿真、时序检查和板级调试，能整理设计文档并配合团队定位问题。
教育经历
示例大学
2022年09月-2026年06月
电子信息工程 本科 本科
示例大学电子信息工程专业本科，2022年9月至2026年6月。主修课程包括数字电路、信号与系统、FPGA设计、通信原理和嵌入式系统，完成Verilog与Vivado相关课程实验。
工作经历
某公司
2025年03月-2025年06月
FPGA开发实习生 研发部
参与工业数据采集板卡FPGA逻辑开发，协助完成SPI配置接口与FIFO缓存模块的Verilog编码，使用Vivado进行综合与实现，借助ModelSim搭建Testbench验证读写时序。与硬件工程师核对引脚约束和电平标准，整理接口时序说明与调试记录。协助定位仿真与上板不一致问题2处，模块级仿真用例通过率由85%提升至95%，代码提交组内评审。
项目经历
基于FPGA的多通道数据采集课程项目
2024年09月-2025年01月
项目负责人
课程项目，目标是在FPGA开发板上实现四通道串行数据采集与缓存。负责整体方案划分与数据通路设计，使用Verilog编写串并转换、异步FIFO和寄存器配置模块，通过Vivado仿真与板级测试验证。与两名组员分工完成上位机对比脚本和测试用例，在1MHz采样率下连续采集数据无丢包，采集结果与参考数据一致率约98%，并整理设计说明文档。
FPGA数字滤波与信号发生实验项目
2023年10月-2024年05月
项目成员
实验项目，在FPGA开发板上实现简易DDS信号发生器与FIR低通滤波器。负责相位累加器与ROM查表模块的Verilog编码，协助完成串行FIR结构搭建，使用Vivado综合实现并借助ILA在线调试。与同组同学核对滤波器系数和位宽截取方案，测试100kHz至1MHz正弦波输出，滤波后高频分量明显衰减，输出波形与Matlab参考结果基本一致。
社团和组织经历
校内学生组织
2023年09月-2024年06月
学生组织成员 活动组
担任校电子设计协会技术组成员，参与组织校内FPGA入门培训与开放实验活动，协助维护开发板与测试器材，并整理培训资料供低年级同学使用。
荣誉奖项
校级课程设计优秀奖
院级电子设计竞赛三等奖
其他
- 技能: 掌握Verilog RTL设计，能编写状态机、FIFO与跨时钟域同步模块，熟悉Vivado综合实现与ModelSim仿真流程; 能使用ILA进行板级调试，配合测试用例与波形定位时序问题，并整理模块设计说明与调试记录
- 证书: 全国计算机等级考试二级（C语言）
- 语言: 大学英语四级（CET-4），具备阅读英文技术文档和撰写简单技术说明的能力。
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