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HI简历
18800000000hi@hicv.cn
2026届电子信息工程方向求职者上海市半导体工程师
个人总结
半导体工程师，主修电子信息工程，掌握半导体物理、集成电路设计等核心课程。熟练使用Cadence、SPICE等EDA工具，具备版图设计与仿真验证能力。曾参与28nm工艺标准单元库优化项目，通过调整晶体管尺寸使关键路径延迟降低12%。实习期间主导测试芯片的ATE程序开发，将测试覆盖率提升至98.5%。善于从器件特性到系统级验证的跨层次问题分析，期望在半导体工艺整合或设计验证方向积累实战经验。
教育经历
示例理工大学
2022年09月-2026年06月
电子信息工程 本科 本科
示例理工大学电子信息工程专业，GPA 3.7/4.0。主修半导体物理、数字集成电路设计、VLSI测试与可测性设计。课程项目：基于FinFET工艺的6T SRAM单元设计，通过HSPICE仿真优化读写裕度，最终版图面积较参考设计缩小15%。
工作经历
芯光微电子
2025年03月-2025年06月
半导体工艺实习生 工艺整合部
背景：参与28nm逻辑芯片良率提升项目，负责晶圆缺陷数据采集与初步分析。任务：每周跟踪产线缺陷扫描结果，识别异常批次并定位工艺偏移。工具/方法：使用KLA-Tencor缺陷检测设备与SPC控制图，结合Python脚本自动生成缺陷分布热力图。协作对象：与光刻、刻蚀和薄膜工程师沟通，确认缺陷来源并记录工艺调整参数。结果：协助团队将某批次缺陷密度降低12%，整理出3份工艺异常排查报告，被纳入部门知识库。
项目经历
低功耗SRAM单元设计
2024年09月-2025年01月
电路设计助理
背景：为物联网芯片设计一款8T低功耗SRAM存储单元。任务：完成电路原理图设计与前仿真，优化读写噪声容限。工具/方法：基于Cadence Virtuoso搭建电路，使用Spectre进行DC/AC仿真，对比6T与8T结构的功耗差异。协作对象：与版图工程师对接布局约束，与验证组确认仿真波形。结果：在0.18μm工艺下实现读写功耗降低18%，仿真通过率100%，设计文档被用于课程实验参考。
晶圆级热分布仿真
2023年10月-2024年05月
热分析负责人
背景：针对功率芯片封装热管理问题，建立晶圆级热分布模型。任务：模拟不同功率密度下的温度梯度，评估散热方案效果。工具/方法：使用COMSOL Multiphysics进行有限元仿真，导入芯片布局与材料参数，设置边界条件。协作对象：与封装工程师讨论热阻模型，与测试组验证仿真数据。结果：仿真结果与实测偏差小于5%，优化后的散热结构使热点温度降低8℃，方案被项目组采纳。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任校电子设计协会技术部部长，组织半导体工艺仿真培训5场，覆盖200+成员。主导校企合作项目“低功耗运算放大器设计”，协调3人团队完成从原理图到版图的全流程，流片测试结果满足指标要求。
荣誉奖项
全国大学生集成电路创新创业大赛省级二等奖
校级优秀学生奖学金
其他
- 技能: 半导体物理、集成电路设计、版图设计；Cadence Virtuoso、SPICE、Spectre 仿真；KLA-Tencor 缺陷检测设备操作。; Python 脚本自动化数据处理、SPC 控制图分析、COMSOL Multiphysics 热仿真；ATE 测试程序开发基础。; 缺陷分布热力图生成、标准单元库优化、低功耗 SRAM 电路设计；8T 与 6T 结构功耗对比分析。
- 证书: CET-6
- 语言: 英语CET-6（530分），可阅读IEEE期刊文献及撰写技术报告。
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