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HI简历
18800000000hi@hicv.cn
应届生西安数字IC设计工程师
个人总结
意向岗位为数字IC设计工程师。主修集成电路设计、微电子等课程，熟悉Verilog RTL编码与模块设计，能使用VCS、Design Compiler、PrimeTime完成仿真、综合与时序分析。在课程项目中参与SoC子系统架构讨论，负责总线接口模块RTL实现，设计规模约8k门，综合频率达200MHz，通过流水线调整优化关键路径，功耗降低约12%。
教育经历
示例大学
2023年09月-2027年06月
集成电路设计、微电子、电子科学与技术 本科 本科
示例大学集成电路设计专业，修读数字集成电路设计、Verilog HDL、计算机体系结构、半导体物理等课程。课程项目完成8位RISC处理器前端设计，独立编写ALU与控制模块RTL，经仿真验证后综合面积约0.03mm²，时序满足100MHz约束。
工作经历
示例芯片设计服务公司
2025年03月-2025年06月
数字IC设计实习生 数字前端设计组
协助团队完成某低功耗控制模块的RTL编码与仿真调试，参与模块接口梳理、时钟域划分讨论及综合脚本整理；使用Verilog、VCS、Design Compiler和SpyGlass，在导师指导下修复跨时钟域与Lint问题，配合验证与后端同事核对时序约束。在28nm工艺评估环境下，模块综合后逻辑面积较初版缩减约12%，关键路径时序裕量改善约8%，相关脚本与问题记录已沉淀为组内参考文档。
项目经历
基于RISC-V核的SoC总线模块课程项目
2024年09月-2025年01月
RTL设计负责人
课程项目中负责AXI-Lite总线互联模块的RTL设计与功能仿真，完成地址译码、读写通道和握手逻辑实现，使用Verilog、VCS、Verdi和Design Compiler。与同组同学协作完成模块级验证与综合评估，在课程实验的28nm库评估环境下，模块工作频率达到约200MHz，面积约1.8万门，较初版方案减少约10%的组合逻辑，并通过全部课程用例回归。
校园低功耗图像预处理加速器个人项目
2023年10月-2024年05月
个人开发者
个人项目中设计图像灰度化与边缘检测的流水线加速模块，完成RTL编码、功能仿真和综合时序分析，使用Verilog、Vivado、VCS与Design Compiler。自主搭建测试平台并对比不同流水级划分方案，在个人实验的FPGA与综合评估环境下，处理吞吐率较纯软件实现提升约6倍，综合后功耗降低约15%，并整理设计说明与仿真报告用于课程展示。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任学院集成电路设计兴趣小组组长，负责组织每两周一次的数字前端技术分享，内容覆盖Verilog编码规范、综合流程与时序约束基础。协调5人团队完成FPGA原型验证项目分工，制定里程碑计划并跟踪进度，汇总综合与上板调试中的问题，推动项目按计划完成验证。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog RTL编码与模块级设计流程，能完成有限状态机、总线接口和流水线逻辑实现；掌握VCS、Verdi仿真调试方法，可独立搭建测试平台并定位功能问题。; 掌握Design Compiler综合与PrimeTime静态时序分析基本流程，能编写时序约束、识别建立/保持违例并配合优化；了解SpyGlass Lint与跨时钟域检查，具备脚本整理与结果复盘能力。; 熟悉数字电路与计算机体系结构基础知识，了解AXI-Lite等片上总线协议和低功耗设计基本概念，能参与SoC子系统架构讨论并完成模块接口梳理与文档输出。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读英文技术文档与芯片手册；普通话：二级甲等。
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