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求职者
13800000000candidate@example.com
微电子科学与工程方向求职者北京市数字IC设计工程师
个人总结
我是微电子科学与工程专业2026届本科生，系统学习数字集成电路设计、Verilog HDL与计算机组成原理。曾在某公司参与数字IC设计实习三个月，协助完成模块RTL编码、仿真环境搭建与综合脚本调试。课程中担任项目负责人，完成五级流水线处理器取指译码模块设计与验证，能与组员协作定位问题并整理文档。
教育经历
示例理工大学
2022年09月-2026年06月
微电子科学与工程 本科 本科
示例理工大学微电子科学与工程专业本科，2022年9月至2026年6月。主修数字集成电路设计、Verilog HDL、计算机组成原理、半导体物理、信号与系统等课程，完成RTL设计、功能仿真与综合相关课程训练。
工作经历
某集成电路设计公司
2025年03月-2025年06月
数字IC设计实习生 数字前端设计部
参与图像缩放模块的RTL编码与仿真，协助完成行缓存与插值数据通路的Verilog实现，使用ModelSim搭建测试平台并比对参考模型输出。与验证同事协作定位状态机跳转异常，在导师指导下调整握手时序，使模块级仿真通过率由85%提升至100%。整理接口时序说明与仿真记录，供组内评审使用。
项目经历
基于FPGA的简易卷积加速器设计
2024年09月-2025年01月
课程项目负责人
在《数字集成电路设计》课程中，作为负责人组织4人小组完成3×3卷积加速器设计。负责乘累加阵列与地址生成模块的Verilog编码，使用Vivado进行功能仿真和综合，与组员协作解决行缓存读写冲突。在Artix-7开发板上以50MHz时钟验证，单帧处理耗时较纯软件实现减少约60%，并完成答辩报告。
同步FIFO的断言验证与覆盖率分析
2023年10月-2024年05月
课程项目成员
在《Verilog HDL与验证方法》课程中，作为成员负责同步FIFO的断言编写与覆盖率收集。使用SystemVerilog搭建随机激励环境，在ModelSim中运行500条测试用例，覆盖空满标志、读写指针回绕等场景，功能覆盖率达到95%以上。与同组同学协作定位指针比较逻辑错误，并整理验证报告。
社团和组织经历
校内学生组织
2023年09月-2024年06月
学生组织成员 活动组
在校期间加入学院电子设计协会，参与组织校内FPGA入门讲座与焊接实践活动，协助场地安排、器材登记和现场记录，累计服务约一百二十人次。
荣誉奖项
校级三好学生
院级课程设计优秀奖
其他
- 技能: 掌握Verilog HDL进行RTL编码，能使用Vivado和ModelSim完成功能仿真与综合，了解静态时序分析基础流程; 熟悉数字电路与计算机组成原理，能设计状态机、数据通路和FIFO等模块，具备文档整理与问题定位能力
- 证书: 全国计算机等级考试二级（C语言程序设计）
- 语言: 大学英语六级（CET-6），可阅读英文技术文档并撰写简单技术说明。
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