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HI简历
数字IC设计工程师
18800000000hi@hicv.cn
应届生上海市
个人总结
意向数字IC设计工程师岗位。主修集成电路设计与集成系统等课程，熟悉Verilog/SystemVerilog与数字电路设计流程，能完成RTL编码、仿真验证及综合时序分析。在课程项目中负责流水线模块设计与功能验证，通过覆盖率收集定位缺陷，并完成关键路径时序优化，具备从设计到验证的完整实践经历。
教育经历
示例大学
2023年09月-2027年06月
集成电路设计与集成系统、微电子科学与工程、电子科学与技术 本科 本科
示例大学集成电路设计与集成系统专业，修读数字集成电路设计、Verilog HDL、计算机体系结构、半导体物理等课程。课程项目完成8位RISC处理器数据通路RTL设计与仿真，通过功能覆盖率验证指令集，并完成逻辑综合与时序报告分析。
工作经历
某集成电路设计服务团队
2025年03月-2025年06月
数字IC设计实习生 数字前端项目组
背景：团队承接一款低速外设控制模块的RTL维护与验证回归，我作为实习生参与其中。任务：协助整理寄存器手册与接口时序，按模块负责人拆解的子任务修改Verilog代码、补充SystemVerilog断言，并在VCS仿真环境中跑通回归用例。工具/方法：使用Vivado综合查看资源占用，配合Python脚本统计仿真日志。协作对象：与验证工程师核对激励覆盖点，向设计负责人同步修改记录。
项目经历
课程项目：UART收发控制器RTL设计与仿真
2024年09月-2025年01月
个人项目
背景：数字电路课程设计要求实现可配置波特率的串口收发模块。任务：独立完成Verilog RTL编写、testbench搭建与波形分析，并对比不同分频参数下的采样稳定性。工具/方法：使用VCS与Verdi仿真调试，通过ModelSim交叉验证，用综合报告估算LUT与寄存器数量。协作对象：与同组同学互查接口时序，向助教确认验收标准。
校园项目：低功耗计数器模块时序优化实践
2023年10月-2024年05月
小组负责人
背景：校园创新实践课题关注数字模块的功耗与建立时间余量。任务：带领3人小组完成计数器与分频链的RTL重构，加入时钟门控思路并做前后对比。工具/方法：使用Design Compiler做逻辑综合，PrimeTime查看时序报告，Python整理功耗估算数据。协作对象：与组员分工完成代码审查与数据记录，定期向指导老师汇报。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
担任班级数字电路课程设计组长，协调三人完成RTL编码、测试平台搭建与波形验证分工，制定周进度表并组织代码走查。负责整合模块接口与仿真环境，统一命名与注释规范，推动时序收敛问题闭环，最终项目按期通过验收并获评优秀。
荣誉奖项
校级优秀学生
课程实践项目优秀成果
其他
- 技能: 熟悉Verilog/SystemVerilog硬件描述语言，能完成RTL编码、testbench搭建与仿真调试。; 掌握VCS、Verdi、ModelSim等仿真工具，能进行波形分析、覆盖率收集与功能验证。; 了解逻辑综合与时序分析流程，能使用Design Compiler、PrimeTime查看资源与时序报告。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读英文技术文档与芯片手册；普通话：二级甲等。
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