意向岗位为数字IC设计工程师。本科阶段系统学习数字电路、微机原理与硬件描述语言，能使用Verilog/VHDL完成模块级RTL编码，并借助仿真工具做功能验证，用综合与STA结果反推时序问题。课程项目中承担过数据通路与状态机设计，负责模块划分、接口约定和联调排错，习惯先画清时序再动手编码。希望进入芯片设计团队，从模块设计做起，逐步熟悉前端到流片的完整流程。