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HI简历
18800000000hi@hicv.cn
应届生西安市数字IC设计工程师
个人总结
意向岗位为数字IC设计工程师。主修集成电路设计、微电子科学与工程、电子科学与技术，熟悉Verilog RTL编码、模块级功能仿真与综合流程，能使用DC、PT完成时序分析与约束收敛。课程与项目中参与过总线接口模块设计，独立完成状态机与数据通路RTL实现，并通过流水线调整将关键路径逻辑级数由9级降至6级，模块面积减少约12%。
教育经历
示例大学
2023年09月-2027年06月
集成电路设计、微电子科学与工程、电子科学与技术 本科 本科
示例大学集成电路设计、微电子科学与工程、电子科学与技术相关专业。修读数字集成电路设计、Verilog HDL、计算机体系结构、半导体物理、时序分析等课程。课程项目完成UART与SPI控制器RTL设计，编写testbench并通过仿真，综合后建立时间余量约0.15ns。
工作经历
示例行业服务公司
2025年03月-2025年06月
数字IC设计工程师实习生 数字前端项目组
协助团队完成模块级RTL编码与仿真调试，参与需求拆解、资料整理与评审记录。使用Verilog、VCS、Verdi和Design Compiler，在导师指导下修正状态机与握手逻辑，配合验证同事定位时序违例。实习期内完成3个功能模块的代码整理与回归记录，在项目组内部仿真环境中将模块级用例通过率由76%提升至94%，并沉淀接口说明与调试笔记供组内复用。
项目经历
基于RISC-V的课程SoC模块设计
2024年09月-2025年01月
课程项目负责人
课程项目中负责总线互联与UART外设的RTL设计，明确任务分工与进度检查。使用Verilog、Vivado仿真和综合脚本，与同组同学协作完成接口联调。在课程实验平台100MHz约束下，模块综合后面积较初始版本减少约12%，关键路径延迟由6.8ns优化至5.4ns，完成答辩演示与设计报告。
个人图像处理流水线前端设计
2023年10月-2024年05月
个人项目
个人项目围绕图像灰度与滤波流水线展开，目标是练习流水线划分与综合时序收敛。使用Verilog、VCS、Design Compiler和Tcl脚本，自主完成模块划分、测试激励与约束编写。在本地综合环境下，流水线吞吐率提升约1.8倍，LUT资源增加控制在15%以内，并整理时序报告与优化记录。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
在校电子设计协会参与技术组工作，负责组织Verilog入门分享与FPGA小项目协作，协调5人小组完成分工、进度跟踪与阶段评审。参与校级集成电路设计竞赛的报名统计与材料整理，按时间节点汇总问题并反馈给指导教师。
荣誉奖项
校级优秀学生
集成电路设计课程实践优秀成果
其他
- 技能: 熟悉Verilog RTL编码与模块级功能仿真，能使用VCS、Verdi完成波形调试与覆盖率分析；掌握DC综合流程与Tcl约束脚本编写。; 掌握静态时序分析基础，能使用PrimeTime完成建立/保持时间检查与关键路径优化；了解SoC总线协议与低功耗设计方法。; 熟悉Vivado开发环境与FPGA原型验证流程，能独立完成测试激励编写与综合报告解读，具备脚本化回归测试意识。
- 证书: CET-6
- 语言: 大学英语四级，可阅读英文数据手册与EDA工具文档，能撰写简洁的英文项目说明。
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