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HI简历
18800000000hi@hicv.cn
应届生西安市数字IC设计工程师
个人总结
意向岗位为数字IC设计工程师，面向众诺2027届校园招聘。主修集成电路设计与集成系统、微电子科学与工程、电子信息工程相关课程，熟悉Verilog/SystemVerilog RTL设计、功能仿真、综合与时序分析及FPGA验证流程。课程项目中完成SPI主控与APB总线模块设计，代码规模约3k行，综合频率达150MHz，并基于Python/Tcl维护回归脚本，具备数字前端流程与工具链基础。
教育经历
示例大学
2023年09月-2027年06月
集成电路设计与集成系统、微电子科学与工程、电子信息工程 本科 本科
示例大学集成电路设计与集成系统等专业，修读数字集成电路设计、Verilog HDL、计算机体系结构、时序分析等课程。课程项目完成SPI主控与APB总线模块RTL设计，代码约3k行，综合频率150MHz，通过功能仿真与FPGA验证，并整理时序报告与面积功耗对比。
工作经历
示例行业服务公司
2025年03月-2025年06月
数字IC设计工程师实习生 数字前端组
在数字前端组参与某安全芯片子模块的RTL开发与验证：根据规格书完成计数器与状态机模块的Verilog编码，使用VCS和Verdi进行功能仿真，协助搭建基于SystemVerilog的定向测试用例；配合后端工程师完成综合脚本调试，在TSMC 40nm工艺库下将关键路径时序裕量提升约8%；参与组内代码评审并维护设计文档，使用Python脚本自动整理仿真日志，减少人工检查时间。
项目经历
基于FPGA的UART通信控制器设计
2024年09月-2025年01月
课程项目负责人
在数字系统设计课程中，负责UART通信控制器的RTL设计与FPGA验证：使用Verilog实现波特率生成、发送与接收状态机，通过ModelSim仿真验证收发数据一致性；在Xilinx Artix-7开发板上完成综合与实现，资源占用约120个LUT，最高工作频率达85MHz；与同组两名成员分工完成测试用例编写和板级调试，最终项目获课程优秀设计奖。
低功耗ALU模块设计与时序优化
2023年10月-2024年05月
个人项目
在集成电路设计实验中，独立完成8位ALU模块的RTL设计、功能仿真与逻辑综合：使用Verilog实现加减、逻辑与移位操作，通过Design Compiler在SMIC 55nm工艺下综合，比较不同编码风格对面积和功耗的影响；采用操作数隔离技术后，动态功耗降低约12%，关键路径延迟减少9%；使用Perl脚本自动化综合报告提取，并撰写设计总结报告。
社团和组织经历
学生发展中心
2023年09月-2024年06月
项目与活动负责人 学生组织
在学院集成电路设计兴趣小组担任技术负责人，牵头组织RTL设计专题分享与代码评审，维护模块接口与仿真用例文档，推动小组按周同步进度并完成阶段复盘，协助成员统一编码风格与验证流程，累计组织八次活动，覆盖数字前端流程与常用脚本工具。
荣誉奖项
校级优秀学生
集成电路设计课程实践优秀成果
其他
- 技能: 熟悉Verilog/SystemVerilog RTL设计，能完成状态机、计数器、总线接口等模块编码与功能仿真，掌握VCS、Verdi、ModelSim等工具的基本使用。; 掌握数字前端流程，能使用Design Compiler进行逻辑综合与静态时序分析，了解TSMC、SMIC工艺库约束与面积功耗优化方法。; 熟悉FPGA开发流程，能在Xilinx Artix-7等平台完成综合、实现与板级调试；会使用Tcl、Python脚本辅助回归测试与结果整理。
- 证书: CET-6
- 语言: 英语：CET-6，可阅读英文技术文档与芯片手册；普通话：二级甲等。
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