课程《数字集成电路设计》小组项目，目标是在FPGA开发板上实现可配置波特率的UART收发控制器。我负责RTL编码与仿真：用Verilog完成发送、接收与波特率生成模块，在ModelSim中构造回环测试激励，联合组员完成综合、引脚约束与板级下载验证。测试口径为开发板回环收发1000字节数据无丢帧，误码率为0（实验室常温环境，样本为1000字节）。

个人自学项目，参照经典五级流水线结构设计8位RISC处理器核心，重点实现取指、译码与执行模块及数据前递逻辑。使用Verilog编写RTL，通过Icarus Verilog与GTKWave进行功能仿真，并用Yosys做初步综合评估资源占用。测试口径为自编指令序列共50条，仿真结果与手工计算一致；综合后查找表占用较无前递版本减少约15%（开源工具链，非流片环境）。