参与一款低功耗传感器接口芯片的模块级RTL开发与仿真验证。协助导师拆解需求，使用Verilog完成寄存器配置与数据缓存模块编码，并基于SystemVerilog搭建定向测试用例。配合验证工程师定位跨时钟域路径的功能缺陷，在ModelSim中完成回归测试，协助整理时序约束文档。三个月内完成2个模块的代码优化，仿真用例通过率由82%提升至94%，结果基于部门内部回归环境，未涉及流片与量产。